摘要：数字频率计广泛应用于科研机构，实验室，企业车间等场所，主要用于测量信号的频率。本文实现基于FPGA 的8位十进制数字频率计的设计，满足自动清零和自动测试功能要求。运用自顶向下分层设计方法，将频率计设计划分为多个模块，在QuartusII软件的开发平台下，采用VHDL硬件描述语言编程，对各模块单独进行仿真，通过仿真结果能够较好的测出所给频率，实现数字频率计的设计。数字频率计的设计和开发，有助于频率计功能的完善、性价比的提高和实用性的加强。

关键词：数字频率计，FPGA,VHDL，QuartusII

目录

摘要

Abstract

1 设计目的及工作-3

1.1 设计目的-3

1.2 本文主要工作-3

2 EDA原理与概述 -4

2.1 EDA技术与发展 -4

2.2可编程逻辑器件基本原理-5

2.3 硬件描述语言-5

2.4 集成开发软件-6

3 数字频率计总体设计-7

3.1 基本原理-7

3.2 系统总体框架图-8

3.3 8位十进制数字频率计设计任务及要求-8

3.4 目标芯片Cyclone II-9

4 功能模块设计-10

4.1 8位十进制数字频率计的电路逻辑图-10

4.2 测频控制信号发生器的设计-10

4.3 8位十进制计数器的设计-11

4.4 32位锁存器的设计-12

4.5 分频器的设计-13

4.6 数码管扫描设计-14

4.7 数码管译码显示设计-14

5 仿真结果分析-15

5.1 测频控制信号的仿真-15

5.2 8位十进制计数器的仿真-16

5.3 32位锁存器仿真-16

5.4 分频器的设计-16

5.5 数码管扫描仿真-17

5.6 数码管译码仿真-17

5.7 顶层文件仿真-18

结论-19

参考文献-20

致谢-21

附录-22