摘 要：在当今的时代，数字电路技术正在以极高的速度更新迭代，这也使得数字锁相环在信号处理以及图像处理等各个方面得到了普及与发展。传统的锁相环（PLL）由模拟电路实现，工艺复杂且成本相对较高。相比较而言，全数字锁相环（ADPLL）是基于数字电路，因而拥有更高的精度且不受温度和电压影响的特点，能够实现在更多领域的应用和发展[1]。

本课题研究的全数字锁相环是在Cyclone II芯片的基础上进行开发，通过配置能实现对于频率为1MHz-6MHz范围内信号的锁相，在频率范围内，具有较高的跟踪精度和良好的环路性能。

本课题实现的全数字锁相环涵盖用于判定同步信号超前/延后的鉴相器模块，双时钟信号模块，触发器模块以及控制分频模块四个模块组成。鉴相器模块通过异或的方式对输入信号进行检测，并判断同步信号是否超前或滞后；双相时钟信号模块将系统时钟四分频，产生两个高电平与低电平比例为1：3，波形相差为一个时钟周期的信号作为计数时钟信号，其中双相时钟信号周期为采样周期；触发器模块将鉴相器模块输出的信号中的有效信号延长至一个采样周期；控制及分频模块对误差信号进行分频处理得到与输入信号频率相同的同步信号。仿真和模拟结果表明，此系统能完成输入频率为1MHz-6MHz信号的锁相位。

 

关键词：全数字锁相环；FPGA；数字电路

 

目 录

摘 要

Abstract

第1章 绪 论 1

1.1背景与意义 1

1.2国内外发展（应用）现状 1

1.3论文所做工作及思路 1

1.4论文章节安排 2

第2章 编程环境 3

2.1 Altera Quartus II软件 3

2.2 Modelsim仿真软件 3

2.3 FPGA基本结构 3

2.3.1可编程输入/输出单元 4

2.3.2基本可编程逻辑单元 4

2.3.3嵌入式块RAM 4

2.3.4 FPGA设计的特点 4

2.4 FPGA程序设计 5

2.5 本章小结 6

第3章 ADPLL原理 8

3.1ADPLL基本结构 8

3.1.1数字鉴相器 8

3.1.2数字环路滤波器 8

3.1.3数控振荡器 9

3.2系统总体设计视图及设计方案 9

3.2.1系统总体设计视图 9

3.2.2系统总体设计方案 10

3.3本章小结 11

第4章 研究设计 12

4.1鉴相器模块设计 12

4.1.1鉴相器模块代码编写 12

4.1.2鉴相器模块Modelsim仿真结果 13

4.2双时钟信号模块设计 14

4.2.1双时钟信号模块代码编写 14

4.2.2鉴相器模块Modelsim仿真结果 15

4.3触发器模块设计 15

4.3.1 触发器模块代码编写 16

4.3.2触发器模块Modelsim仿真结果 17

4.4控制及分频模块设计 17

4.4.1控制及分频模块代码编写 17

4.4.2触发器模块Modelsim仿真结果 18

4.5本章小结 19

第5章 研究结论 20

5.1Modelsim仿真 20

5.2实际效果演示 21

5.3本章小结 22

第6章 结 论 23

6.1研究局限 23

6.1研究展望 23

致 谢 24

参考文献 25