摘要：在数字集成电路后端设计过程中，芯片的面积是衡量芯片质量的重要指标之一。本文基于synopsys公司的ICCII软件，研究了在7nm设计工艺下芯片的物理设计阶段，对芯片的模块面积进行优化。将面积从580*580微米缩小到240*780微米，然后根据新版面积重新调整macro位置。本文在研究过程中，遇到因为port摆放过于密集产生DRC问题。在使用TCL脚本修改port位置，解决DRC问题后，最终得到一版面积减小、布局布线没有DRC的芯片模块。

关键词：集成电路；物理设计；布局布线；优化面积

目录

摘要

ABSTRACT

第一章 绪论-1

1.1研究背景-1

1.2研究内容-1

第二章 数字后端流程介绍-2

2.1总体流程-2

2.1数字后端设计主要流程-2

第三章 FloorPlan布局设计-4

3.1FloorPlan基本概念-4

3.1.1基本概念-4

3.1.2主要内容-4

3.2FloorPlan的布局规则-5

3.3FloorPlan的设计检查-7

3.3.1Color线检查-7

3.3.2Power 电源线检查-7

3.3.3BaseDRC检查-8

第四章 优化芯片模块面积-9

4.1缩小模块面积-9

4.1.1修改面积-9

4.1.2检查结果-11

4.2TCL脚本解决DRC问题-12

4.2.1分析DRC-12

4.2.2port摆放规则-14

4.2.3脚本内容和思路-15

第五章  DRC检查与结果分析-19

结束语-21

致  谢-22

参考文献-23

附录-24