摘要：本设计是设计一种全数字锁相环。主要通过利用这一公式，当参考输入初始值和DDS初始值不同时，两者会产生频差，利用乘法器，高频成分由低通滤波器进一步过滤，低下差频，又有环路滤波将差频转化为误差因子，然后慢慢调整到DDS的频率状态。不断循环使输出向参考输入逼近。最后，当输出与参考输入同步时，稳定下来达到数字锁相环的作用。该锁相环由FPGA实现，主要采用QuartusII作为软件设计平台。Veriloghdl作为一种硬件描述语言用于实际开发。设计测试完成后，还需要进行后期的数据分析。

关键词：全数字锁相环；FPGA；环路滤波；Verilog HDL

目录

摘要

Abstract

第一章  绪论-1

1.1课题背景及意义-1

1.2锁相环的国内外研究历史与现状-1

1.3本文主要内容-2

第二章  数字锁相环的原理-3

2.1锁相环的工作原理-3

2.1.1锁相环路的模型-3

2.1.2锁定与跟踪的概念-3

2.2锁相环的组成-5

2.2.1锁相环的基本结构-5

2.2.2锁相环的基本模块-6

第三章  基于EDA工具的FPGA开发技术-7

3.1电子设计自动化EDA技术-7

3.1.1EDA技术的发展历程-7

3.1.2EDA技术的基本特征和应用-8

3.2FPGA及其开发技术-8

3.2.1FPGA原理-8

3.2.2典型FPGA器件的结构-8

3.2.3FPGA设计流程-9

3.3QuartusⅡ开发平台-10

3.3.1QuartusⅡ开发平台简介-10

3.3.2QuartusⅡ设计流程-11

3.4仿真工具软件Modelsim-11

3.5VerilogHDL硬件描述语言-12

第四章  基于FPGA的数字锁相环设计-14

4.1数字锁相环设计的前期准备-14

4.1.1参考输入的设计-14

4.1.2锁相环PLL的调用-14

4.1.3LPM_CONSTANT宏模块的调用-15

4.1.4全局复位模块设计-16

4.2数字锁相环设计的核心-16

4.2.1环路滤波和低通滤波模块设计-16

4.2.2数字控制振荡器模块设计-17

4.2.3数码晶体管模块设计-18

4.2.4乘法器模块设计-20

第五章  实验仿真结果分析与问题-21

5.1测试时序图-21

5.2全局复位模块代码仿真图-21

5.3使能模块代码仿真-21

5.4设计中的问题-22

结束语-23

致  谢-24

参考文献-25

附录 A-26

附录 B-27