摘要：频率测量是电子学测量中最基本的测量之一，由于频率信号强大的抗干扰能力以及传输便捷的特性，测量频率的方法变得越来越重要，导致了频率计的出现和发展。而随着可编程逻辑器件的大量应用，EDA技术的不断发展，电子设计技术的进步，传统频率计自下而上的电路设计方法被打破。本文论述了一种基于CPLD的数字频率计，采用自上而下的设计方法，先设计频率计的顶层原理图，然后使用VHDL硬件描述语言在CPLD芯片上实现对各个底层模块的编程设计，在Quartus II平台上，完成对CPLD模块的软件的设计、编译、调试、仿真。本次频率计的设计，克服了用单元电路或单片机技术设计的传统的频率计电路复杂、稳定性差的缺点，同时提高了频率的测量速度和测量范围。

关键词：频率计，CPLD，VHDL，EDA技术

目录

摘要

ABSTRACT

1 绪论-4

1.1 频率计的设计背景-4

1.2 频率计设计的目的和意义-4

1.3 本课题研究的内容-5

2 频率计原理和设计方案-5

2.1 直接测频法原理-5

2.2 等精度测频法原理-6

2.3 频率计工作原理-7

2.4 设计方案-7

3 系统总体设计-7

3.1 “自顶而下”和“自底而上”的设计方法-7

3.2 VHDL语言简介-8

3.3 Quartus II设计流程-8

3.4 频率计硬件构成-9

4 CPLD模块设计-9

4.1 顶层模块设计-10

4.2 底层模块设计-11

5 调试-17

5.1 软件调试-17

5.2 调试总结-18

结论-19

参考文献-20

致谢-21

附录A 设计源程序-22