摘要：抢答器在现实社会中有着很多的运用，而且设计多样化，主要是用来实现比赛的抢答作用。传统抢答器只能判断出抢答是否成功，而现在的抢答器可以通过倒计时，蜂鸣器报警等来实现抢答结果的准确和公平性。本文主要设计了一个可以实现倒计时功能、显示抢答选手号码、抢答分数的抢答器。它主要由主控制模块、分频模块和动态数码管扫描模块组成，包括一位裁判和三位选手。本系统基于VHDL语言，采用Altera公司开发的Cyclone系列EP1C3T100C8N型号的FPGA核心开发板，进行硬件测试。硬件测试表明系统能够正确显示最先抢答的选手号码，能够对答题进行5s的倒计时以及复位重新抢答，并对答题正确的选手进行加分。

关键词：QuartusⅡ，FPGA，EDA技术，智力抢答系统

目录

摘要

Abstract

1 绪论-4

1.1 研究背景-4

1.2 研究目的-4

2 EDA的简介-4

2.1 EDA技术的概述-4

2.2 VHDL的发展及特点-5

2.3 FPGA的介绍-6

2.4 QuartusⅡ软件-6

3 FPGA的功能原理-7

3.1 FPGA的核心板选择-7

3.2 FPGA电源模块-8

3.3 FPGA芯片的电源设计-9

3.4 FPGA的扩展IO口设计-10

3.5 时钟电路-10

4 抢答器整体方案设计-11

4.1 设计要求-11

4.2 主要设计方案-11

4.3 主要组成部分-11

5 抢答器的原理与部分模块-12

5.1 整体电路图-12

5.2 抢答器主控制模块-12

5.3 抢答器动态数码管扫描模块-13

5.4 抢答器分频模块-14

5.5 抢答器的系统实现-14

6 抢答器模块的仿真验证-15

6.1 抢答器动态数码管扫描模块的仿真-15

6.2 系统整体的仿真-16

7 硬件下载-18

8 硬件实现结果-19

结 论-21

参 考 文 献-22

致谢-23

附录 源代码-24