摘要：锁相环(Phase Locked Loop)是一个可以产生高频输出时钟的闭环反馈系统。随着无线通信的发展，锁相环因其优越的性能被运用到了越来越多的领域。

本次设计使用Cadence软件进行电路设计和仿真，采用了GPDK045nm CMOS工艺对电路进行搭建和版图绘制。本文首先详细介绍了锁相环电路及各子模块的工作原理，提出各模块的设计理念，接着搭建电路并仿真，跑出波形图进行分析，实现了在“电源电压1.8V，输入参考频率为26MHz”条件下的小数分频。最后对电路进行后端设计，绘制出版图。

本次设计的重点在于：在简单锁相环电路中，如何搭建各模块电路，才能够突破整数分频型PLL的限制，实现快速小数分频。

关键词：锁相环，小数分频,  CMOS

目录

摘要

Abstract

1. 绪论-5

1.1. 发展概述-5

1.2. 本文主要工作和组织结构-6

2. 锁相环基本原理-7

2.1. PLL工作原理-7

2.2. 各模块原理-7

2.2.1. 鉴频鉴相器-7

2.2.2. 电荷泵-9

2.2.3. 低通滤波器-11

2.2.4. 压控振荡器-11

2.2.5. 分频器-12

3. 方案设计及仿真结果分析-14

3.1. PLL整体电路设计-14

3.2. 鉴频鉴相器电路设计-15

3.3. 电荷泵电路设计-17

3.4. 低通滤波器电路设计-18

3.5. 压控振荡器电路设计-19

3.6. 分频器电路设计-20

3.6.1. 整体电路-20

3.6.2. 十六位二进制计数器-22

3.6.3. 十六位比较器-22

3.6.4. 五位全加器-22

3.6.5. 可编程分频器-23

3.6.6. 基础门电路设计-25

3.7. 整体PLL电路仿真结果-28

4. 版图设计-29

5. 总结与展望-33

致谢-34

参考文献-35