摘要：在高速高效率的抽取和插入系统中，CIC滤波器是非常有效的模块，具有框架结构简洁的特点。在信号通讯领域中，CIC滤波器确实是非常常用的单元，级联梳状滤波器（CIC）的应用随着信号传输率的增加，变得尤为重要。本次设计首先从滤波器诞生以来的发展历程进行了概括性的论述，并通过分析对比发现了多级CIC抽取滤波器所具有的优势。本论文以此为背景，设计一个基于Verilog HDL的多级抽取CIC滤波器，在完成采样率降低的同时，实现防止发生频谱错乱混叠现象的功能。并在研究CIC滤波器结构概念的基础上，运用ModelSim对其进行了仿真与讨论，达到了设计的要求。

关键词：滤波器；采样率；频谱 

目 录

摘 要

ABSTRACT

第一章  绪论-1

1.1 研究背景-1

1.2 滤波器概述-1

1.3 本论文框架结构-2

第二章  CIC滤波器设计-3

2.1 滤波器的原理-3

2.2 CIC滤波器的原理-4

2.3 CIC滤波器设计中的一出问题以及解决思路-7

第三章  仿真工具以及语言的简介-9

3.1 ModelSim 仿真软件-9

3.2 Verilog HDL硬件描述语言-10

3.3 FPGA-11

第四章  滤波器模块化程序设计与仿真-12

4.1 前端参数设计-12

4.2 积分模块设计-13

4.3 抽取模块设计-14

4.4 梳状模块设计-15

4.5 在ModelSim环境下的功能仿真-16

4.6 设计中失真波形的说明与对比-19

4.7 本章小结-20

第五章  总结与展望-21

参考文献-22

致  谢-23